본고에서는 시스템 안정성을 향상시키고 제한-사이클 문제를 해결하며, 복구 시간을 단축시키고, 정류된 출력 전압의 오버-슈트 및 언더-슈트를 제한하는 멀티-모듈 DC/DC 컨버터를 위한 선형-비선형 디지털 제어 기능에 대해 설명한다. 또한 Matlab-Simulink/Active-HDL 혼합 환경에서의 시뮬레이션 모델에 대해 설명한다. 단상 스텝-다운 컨버터 상에서의 예비 하드웨어 테스트 결과를 제시하며, 시뮬레이션 및 실험 결과도 제시하였다.

고속 과도전류 응답 기능 가진 DC/DC 컨버터 위한 선형-비선형 디지털 제어

글│V. Boscaino, P. Livreri, 산업 및 전력변환 사업, ST
F. Marino, M. Minieri, 팔레르모 대학 전자공학부

미래의 마이크로프로세서 세대는 데이터 처리 속도를 한층 증가시키고 전력소모를 줄이기 위해서 보다 빠른 과도전류 스루율(slew rate)을 통해 보다 낮은 전압과 보다 높은 전류 조건에서 동작하게 될 것이다. 이러한 마이크로프로세서 기술에서의 진화는 공급 전력과 관련하여 새로운 기술적 과제를 부여한다. 낮은 시스템 공간과 비용을 유지하면서 정상-상태(steady-state)와 과도전류 요건 모두를 충족시키기 위해서 인터리빙(interleaved) 기법을 통해 멀티-모듈 벅 컨버터를 개발할 수 있다.

과거에는 복잡한 제어 방법론을 사용하는 매우 정밀한 아날로그 컨트롤러를 활용하여 전력 변환 시스템을 구축했음에도 불구하고 요구되는 성능을 달성하지 못했다. 아날로그 특성 때문에 이러한 시스템은 업그레이드 및 수정이 매우 어려웠다. 최근에 전력소모가 낮아지고 잡음(온도 변화, 컴포넌트 수명 등)에 대한 내성이 강화됨에 따라 디지털 컨트롤러에 대한 관심이 증가하고 있다.

디지털 시스템은 복잡한 제어 구조를 구현할 때 가장 안정적이다. 정확한 시간 지연 보상과 IC 구현이 필요하다는 사실에도 불구하고 디지털 접근법의 다양한 장점 중에서 설계 유연성이 가장 큰 가치를 가진다. 결과적으로 전자 산업 및 학계의 연구자들 모두 아날로그 컨트롤러를 마이크로컨트롤러 기술과 DSP(Digital Signal Processor)로 대체하여 디지털 제어 기능을 필요로 하는 전력 변환 시스템을 개발하는 것을 선호하고 있다.

본고에서는 VHDL(very high-speed integrated circuit hardware description language)과 같은 하드웨어 디스크립션 언어를 사용하여 함수 차원에서 제어 알고리즘을 설명한다. VHDL 설계를 표준 셀 ASIC 또는 FPGA로 전환할 수 있는 최신 시뮬레이션, 신세시스 및 검증 툴이 제공되고 있다. 설계는 다양한 기술들에 대해 쉽게 최적화되거나 다양한 애플리케이션 또는 새로운 사양을 충족할 수 있도록 수정될 수 있기 때문에 매우 신속하게 타임 투 마켓을 달성할 수 있도록 해준다.

가장 일반적으로 사용되는 디지털 컨트롤러는 전통적인 아날로그 컨트롤러에서 파생되었다. 이 디지털 제어 시스템은 아날로그 제어 시스템과 비교해 디지털 컨트롤러의 제한된 워드-길이(word-length)로 인한 신호 해상도, ADC와 DAC의 제한된 워드-길이로 인한 제한 사이클, 제어 알고리즘 연산으로 인한 제어 루프 내의 시간 지연 등과 같은 등에서 몇 가지 단점을 가지고 있다. 과도전류 응답 성능을 향상시키는 것을 목적으로 하는 다양한 솔루션이 이론적으로 존재한다.

이러한 가능한 솔루션들을 2개의 각기 다른 타입으로 다음과 같이 구분할 수 있다: 인덕터 또는 커패시터 값에 따라 동작하도록 컨버터 토폴로지를 수정하는 형태와 이력(hysteresis) 또는 V2 제어와 같이 전체 시간 또는 과도전류 시간에 대해 활성화되도록 비선형 제어 기능을 추가하거나 루프 이득 조정 기법 등을 통한 제어 루프를 수정하는 형태가 있다. 컨버터 토폴로지 수정은 예를 들어 보다 높은 커패시터 값과 같이 시스템 공간과 비용을 증가시키기 때문에 후자가 전자보다 적합하다.

본고에서는 IC 구현을 목표로 정상-상태(steady-state)와 과도전류 응답(제한 사이클과 대역폭의 감소) 모두를 향상시킬 수 있는 DC/DC 컨버터를 위한 선형-비선형 디지털 제어 아키텍처에 대해 제시할 것이다.

선형 제어 루프

제안한 선형-비선형 제어 기능을 구현하여 4-모듈 인티리빙 벅 컨버터를 설계했다. 그림 1에 각 모듈의 선형 제어 루프에 대한 블록 다이어그램을 나타내었다. 2개의 10bit/2V ADC와 12bit/5V DAC를 사용했다.

그림 1. 단상을 참조한 선형 제어 루프의 구조 다이어그램

평균 및 순간 인덕터 전류 파형을 추정하기 위해 2개의 RC 네트워크를 사용했다. VC1 신호는 평균 인덕터 전류를 추정하는 반면, VC2 신호는 순간 인덕터 전류를 추정한다. VC1는 적응형 전압 포지셔닝 및 전류 공유 기법 모두를 구현하는 데 사용되며, VC2는 톱니(sawtooth) 신호, 비반전(sawtooth), PWM 생성기 입력이다. 순간 인덕터 전류 파형을 추정하기 위해서 주기 T=R2C2는 다음 식에 따라 고정되어야만 한다:

Dmax·Tsw << R2C2 (1)

여기서 Tsw는 컨버터 스위칭 주기이며, Dmax는 최대 듀티-사이클이다.

평균 인덕터 전류를 재구성하기 위해서 R1C1 컷-오프 주파수는 최소한 스위칭 주파수의 1/100로 고정되어야 한다. 위상 당 250kHz의 스위칭 주파수로 동작하는 R2C2 및 R1C1 필터 컷-오프 주파수는 80kHz와 25Hz를 가지도록 선택되었다.

그림 2. 인터리빙 4-모듈 선형 루프 아키텍처

루프 안정성을 위해 보상 동작을 위한 COMP 블록을 도입했다. 4-모듈 선형 루프 아키텍처를 그림 2에 나타내었다.
i번째 모듈 CSi 블록은 오류 신호 COMP_OUT를 감지 전압 VC1,i와 비교한다. CS 비교기(comparator)는 입력을 균등하게 하는 것을 목적으로 하기 때문에 입력 간 관계를 다음과 같이 나타낼 수 있다:

VC1,i = COMP_OUT (2)

보상기(compensator) 출력은 모든 모듈에 있어 동일하기 때문에 식 (1)을 대입하면 다음과 같다:

VC1,1 = VC1,2 = VC1,3 = VC1,4 (3)

PWM 제어 기법은 DACi 출력 신호와 톱니 전압 VC2,i를 비교함으로써 PWMi 생성기를 통해 구현된다. 톱니 신호 VC2,i을 계수화한 다음에 계수화된 신호를 디지털 COMP 출력과 비교하는 대신에 제안한 아키텍처는 CS 비교기 출력을 아날로그로 변환한 다음 아날로그 신호와 아날로그 톱니 신호 VC2,i를 비교한다. 톱니 신호 변환을 요구하는 전통적인 ADC을 CSi 비교기와 연결된 DAC로 대체했다. 제한 사이클을 제거할 수 있는 가장 간단한 방법은 ADC의 해상도보다 정밀한 DAC 해상도를 달성하는 것이다.

DAC와 ADC의 해상도 모두가 고정되도록 유지함으로써 제한 사이클에 대한 다른 솔루션들을 구현할 수 있다. 시스템 분석 및 시뮬레이션 결과에 따르면, 디지털 제어 컨버터에서 가장 많이 사용되는 ADC 솔루션을 통해 단지 샘플 주파수를 증가시켜 고성능 ADC 요건에 도달하도록 함으로써 제한 사이클 문제를 해결할 수 있다. DAC를 사용하여 이득을 감소시킴으로써 제한 사이클을 제거할 수 있기 때문에 ADC 샘플 주파수가 중요한 파라미터가 되지 않도록 해준다. 제한 사이클 문제들이 해결되었음에도 불구하고, 이득을 낮췄기 때문에 대역폭이 낮아지고 결과적으로 높은 오버-슈트 및 언더-슈트, 그리고 복구 시간 등과 관련하여 동적 응답 성능을 보다 저하시킨다.

이러한 조건들을 통해 AVP 구현은 무의미해지며, VRM 애플리케이션을 고려하지 않는다면 시스템을 사용할 수 없다. 부하 과도전류 응답을 최적화하기 위해서 비선형 제어 루프를 설계했다. 혁신적인 비선형 디지털 제어 기능은 과도전류 기간 동안 독립적으로 동작하여 영향을 받지 않는 정상-상태 성능을 제공한다. 목적은 조정된 출력 전압의 오버-슈트 및 언더-슈트를 통해 고속 과도전류 응답 제한 기능을 달성하는 것이다.

비선형 제어 기법

비선형 제어는 선형 제어를 대체하지 않는다. 그 대신에 레퍼런스 전압 또는 듀티-사이클, 그리고 동작이 과도전류에 대해서만 제한되도록 몇 가지 선형 루프 파라미터들을 조정한다. 컨버터 출력 전압은 비선형 루프 입력이기 때문에 제안한 기법을 실제 컨버터 토폴로지(스텝-업, 스텝-다운 등), 특정 선형 루프 아키텍처 등과는 별도로 간편하게 구현할 수 있다. 뿐만 아니라, 보다 높은 설계 유연성을 달성하기 위해서 몇 가지 조정 가능한 파라미터 역시 제공된다.

본 장에서는 비선형 제어 기법에 대해 자세하게 설명한다. 비선형 제어 동작은 다음과 같은 3가지 단계로 구성되어 있다:
1. 과도전류 감지
2. 비선형 루프 활성화
3. 비선형 루프 반응

1단계에서 비선형 제어 루프는 과도전류 시작을 확인하고 출력 전압을 모니터링 하여 부하 전류를 증가 또는 감소시킬 필요가 있는지에 대해 보고한다.

비선형 루프 기능을 최적화하고 가장 신속한 과도전류 응답 기능을 달성하기 위해서 비선형 제어 기능이 활성화되는 동안 과도전류 시간은 가능한 한 정확하게 감지되어야 한다.

구현된 AVP 기법으로 인해 부하 과도전류 시작은 순간 출력 전압 변화를 감지함으로써 확인되며, 부화 과도전류 형태는 신호와 크기에 대한 출력 전압 변화를 모니터링 함으로써 결정된다.

그림 3에 선형 및 비선형 제어 사이의 상호 동작을 단순화시킬 수 있는 특허 출원된 설계 시스템의 간단한 블록 다이어그램을 나타내었다. 동적 응답 기능의 최적화를 위해 2개의 다른 비선형 제어 동작이 구현되었다:
a. 부하 전류가 증가하거나 다소 감소한 경우;
b. 부하 전류가 크게 감소한 경우;

그림 3. 설계된 시스템의 간략한 블록 다이어그램

비선형 제어 루프는 레퍼런스 전압(사례 a) 또는 듀티-사이클(사례 b)에 따라 동작한다.

2단계에서 비선형 제어 루프는 감지된 부하 전류 변화의 형태와 크기에 따라 다른 동작들을 불능화하고 가정된 동작을 활성화한다. 신호 Enable_loop와 Enable_loop2는 각각 동작을 조정하는 레퍼런스 전압 또는 듀티-사이클을 활성화하는 데 사용된다.

3단계에서 비선형 루프 반응이 이루어진다.

사례 a: 부하 전류가 증가하거나 다소 감소한 경우

부하 전류가 증가하거나 쓰레스홀드 수준보다 다소 낮게 감소한 경우, 비선형 제어 루프는 레퍼런스 전압에 따라 동작하여 선형 루프 동작을 ‘사전 방지’한다. 그림 3에 나타난 바와 같이 Switch1은 ‘a’ 위치에 있으며, Switch2은 ‘b’ 위치에 있기 때문에 전체 과도전류 지속기간 동안 레퍼런스 전압을 활성화하고 듀티-사이클 변화를 불가능하게 한다.

그림 4. 레퍼런스 전압 상에서의 비선형 제어 동작

특히, 2개의 예비 신호 VVAR와 VLOOP가 정의되어 있다: 그림 4에 나타난 바와 같이 VVAR은 새로운 정상-상태 조건과 관련된 출력 전압 값이며, VLOOP는 VVAR 값을 기준으로 과도전류 기간 동안의 출력 전압 변화로서 정의된다. 분명한 것은 VVAR은 전체 과도전류 시간에 대해 일정하기 때문에 다음과 같다:
VLOOP = VOUT - VVAR (4)

조정된 레퍼런스 전압 V’REF는 다음과 같다:

V’REF = VREF - VLOOP (5)

가장 신속한 과도전류 응답과 가장 효율이 높은 대역폭을 달성하기 위해서 이득이 비선형 루프 내에 도입되기 때문에 V’REF를 다음과 같이 표현할 수 있다:
V’REF = VREF - KNLVLOOP (6)

비선형 제어는 출력 전압 변화를 보상하기 위해서 레퍼런스 전압을 조정한다. 예를 들어, 출력 전압이 VVAR 값을 초과할 경우, 양의 VLOOP 값에 대해서는 레퍼런스 전압 V’REF가 감소하여 이전 증가를 보상함으로써, 출력 전압이 감소되도록 만든다.

이러한 과정 후에 비선형 제어는 출력 전압 오버-슈트 및 언더-슈트를 보상하기 위해 레퍼런스 전압을 조정함으로써 동작한다. KNL의 이득이 높아질수록 출력 전압은 보다 신속하게 안정화된다. KNL의 값은 시뮬레이션 결과를 기반으로 선택된다: 이득은 과도전류 응답을 향상시킬 수 있을만큼 높아야 하지만, 루프 불안정을 방지할 수 있을 만큼 낮아야 한다. 과도전류 기간 동안 출력 전압과 VVAR 간의 차이는 모니터링되고 최대 정상-상태 출력 리플(ripple) ΔVOUT_STEADY와 비교된다. TSTEADY 연속 클록 사이클이 다음과 같은 조건이 되면,
VOUT - VVAR < ΔVOUT_STEADY (7)　　　　　　　　　　　　　

Enable_loop 신호는 제로-값으로 돌아가고 비선형 제어 동작은 종료된다.
사례 a 동작과 관련하여 제안한 비선형 제어의 상태 다이어그램을 그림 5에 나타냈다.

그림 5. 사례 a의 비선형 동작에 대한 상태 다이어그램

사례 b: 부하 전류가 크게 감소한 경우
부하 전류가 크게 감소한 경우, Enable_loop2 신호가 활성화되고 비선형 제어 루프는 듀티-사이클 신호를 조정한다. 동적 응답 기능의 최적화를 위해 이러한 비선형 제어 동작은 2개의 단계로 구성된다.

·스위치-오프
·거짓 정상-상태

스위치-오프 상태에서 모든 하측 MOSFET 모듈은 동시에 온 상태로 전환되어 가능한 한 가장 신속하게 인덕터 전류를 감소시킨다. 스위치-오프 상태 지속기간이 길어질수록 과도전류 응답 기능은 신속해지지만 루프 업셋팅(upsetting)을 일으킨다.

모든 하측 MOS 모듈을 동시에 온 상태로 스위칭함으로써 업셋 루프가 되도록 하고 결과적으로 출력 전압 오버-슈트와 언더-슈트를 감소시키는 것이 아니라 증가시킨다. 선형 루프가 불안정해지는 것을 방지하기 위해서 인티리빙 기법에 따라 고정 듀티-사이클이 모든 모듈에 대해 부여되는 동안 거짓 정상-상태 모드 동작이 제공된다. 거짓 정상-상태 듀티-사이클은 선형 류프 안정화 기간 동안 조정된 출력 전압을 유지하기 위해서 새로운 정상-상태 듀티-사이클 값과 동일하다.

거짓 정상-상태 지속기간은 보다 우수한 설계 유연성을 달성할 수 있는 가변 파라미터로서 선택된다. 각 모듈의 듀티-사이클을 다음과 같이 표현할 수 있다:
                 VOUT IL,i RL,i
DNL =  ―――――――――――――――――――                                       (8)
                     VDC

여기서 VOUT은 조정된 출력 전압이며, 은 단일 모듈의 평균 인덕터 전류이며, RL,i은 단일 모듈 인덕터의 기생저항이며, VDC는 컨버터 입력 전압이다. ESR을 RC로 명명하여 RL,eq을 다음과 같이 정의할 수 있다:
RL,eq = 4RL,i (9)

VVAR 값은 다음과 같다:
여기서 KR은 다음과 같이 정의된다:
         RL,eq
KR = ――――――――                                        (11)
          RC

그리고 다음과 같은 식을 얻을 수 있다:
식 (12)로부터 거짓 정상-상태 동안에 강제된 듀티-사이클과 동일한 새로운 정상-상태 듀티-사이클을 다음과 같이 얻을 수 있다:
식 (13)에 따라 강제된 듀티-사이클 값은 특정 부하 변화에 독립적으로 고정 파라미터에 따라 결정된다. 즉 VVAR에 대한 VDC과 KR은 출력 전압 모니터링을 통해 얻어진다.

교차하는 경우(위 또는 아래)에 거짓 정상-상태를 시작하는 쓰레스홀드 값에 따라 비선형 제어 루프가 두 단계, 즉 스위치-오프와 거짓 정상-상태 사이의 변화를 결정한다.

최적의 동적 응답(복구 시간 및 과도전류 기간 동안의 출력 전압 충전과 관련하여)과 최상의 설계 유연성 모두를 획득할 수 있도록 쓰레스홀드(출력 전압, 인덕터 전류 등)를 정의하는 데 사용될 파라미터를 정확하게 선택해야 한다.

스위치-오프 상태가 길어질수록 선형 루프가 더 업셋될지라도 과도전류 시간은 낮아진다. 과도전류 시간과 출력 전압 감소 변화 사이의 트레이드오프 때문에 거짓 정상-상태 시작 지점에 대한 선택이 중요하다.

비선형 제어 기법을 최적화하기 위해서 쓰레스홀드 값은 특정 발생 부하 변화에 대해 영향을 받지 않아야 하며, 과도기간 동안의 특정 전압 파형, 즉 감쇠비(damping ratio)에 독립적이면서 사례 b에 포함된 모든 부하 변화에 대해 동일하게 유지되어야 한다.

과도전류 기간 동안의 시작 및 최종 값이 동일하고 특정 부하 변화에 독립적인 파라미터를 사용하는 것이 편리하다. 구현된 AVP 기법을 통해 출력 전압 값이 특정 부하 변화 크기에 따라 결정되기 때문에 출력 전압은 알맞은 쓰레스홀드 파라미터가 아니다.

시스템 분석을 통해 가장 알맞은 파라미터가 평균 출력 커패시터 전류라는 것을 알 수 있다. 예로서 그림 6에 각기 다른 부하 변화 크기에 대한 출력 전압과 커패시터 평균 전류 파형을 나타냈다.

그림 6. 2개의 각기 다른 부하 변화에 대한 출력 전압 및 평균 커패시터 전류 파형

쓰레스홀드 파라미터로 출력 전압을 선택함으로써, 유일한 가능 쓰레스홀드 값은 VVAR이며, 2개의 사례에서 각기 달라진다.

뿐만 아니라, VVAR은 새로운 정상-상태 출력 전압과 동일하기 때문에 조정 가능한 파라미터가 아니며, 따라서 설계 유연성이 극적으로 줄어든다.

평균 출력 커패시터 전류를 쓰레스홀드 파라미터로 선택함으로써 쓰레스홀드 값 IC,Threshold은 특정 부하 과도전류, 시간, 특정 부하 전류 변화에 독립적이고 정밀하게 조정될 수 있기 때문에 최상의 설계 유연성을 보장한다.

간단하게 구현하기 위해서 단지 비선형 루프의 입력만이 출력 전압이 되고, 따라서 평균 커패시터 전류 파형은 2개의 RC 네트워크에 의해 출력 전압으로부터 아래에 나타난 바와 같이 재구성된다.

첫 번째 RC 필터 전환 함수를 다음과 같이 간단하게 나타낼 수 있다:
             IC.ist(s)                      sCOUT
F(s) =  ―――――――――     =    ―――――――――――――                    (14)
            VOUT(s)                  1 sRCCOUT

여기서 RC는 커패스터 ESR이다. 다음으로 쓰레스홀드 파라미터로 사용되는 평균 커패시터 전류 신호 IC를 획득하기 위해 IC,ist 신호가 필터링된다. 사용된 LPF(low-pass filter)를 다음과 같은 전환 함수를 가진다:
　           IC.ist(s)　               sC　　　　　　　
F(s) = ―――――――――     =    ――――――――                     (15)
             VOUT(s)               1 sRC

LPF 컷-오프 주파수는 출력 리플을 제거할 수 있을 정도로 낮아야 하지만, 긴 지연을 방지할 수 있을 정도로 충분히 높아야 한다. 앞서 언급한 2개의 RC 네트워크에 직렬로 연결된 재구성 필터는 디지털로 구현된다.

RC 필터 전환 함수가 기생 파라미터, 즉 ESR에 의해 결정될지라도 특정 순간 값 대신에 전류 파형을 재구성하는 것이 보다 중요하기 때문에 실제 및 재구성 커패시터 전류 사이의 차이는 이러한 애플리케이션에 있어서 무의미하다. 예를 들어, 그림 7에 나타난 바와 같이 IC1이 재구성된 전류 파형이고, IC2가 실제 전류 파형이라면 동일한 순간 T1에서 거짓 정상-상태를 시작하도록 쓰레스홀드 값을 조정할 수 있다.

그림 7. 쓰레스 홀드 조정의 예

그림 8에 사례 b의 과도전류 기간 동안의 제어 신호 파형을 나타내었다.

그림 8. 사례 b의 과도전류 기간 동안의 제어 신호 파형

그림 8에 나타낸 바와 같이, 쓰레스홀드 값에 의해 결정된 FSS_Enable의 상승 부분(rising edge)은 거짓 정상-상태를 시작하고, 비선형 제어에 의해 듀티-사이클 DNL이 부여된다. 거짓 정상-상태 기간 동안 출력 전압과 VVAR 사이의 차이가 모니터링되어 최대 정상-상태 출력 전압 리플 ΔVOUT_STEADY과 비교된다. TFSS 연속 클록 사이클이 다음 조건이 되면, 　　　　　　　　　　　　　　　
VOUT - VVAR < ΔVOUT_STEADY (16)

FSS_Enable은 제로-값으로 돌아가고, 비선형 제어 동작은 종결된다.

그림 9에 사례 b 동작 기간 동안의 비선형 동작에 대한 상태도 (state diagram)를 나타냈다.
최상의 설계 유연성을 위해 KNL, TFSS, IC,Threshold는 넓은 범위에 대해 정밀하게 조정될 수 있는 가변 파라미터이다.

그림 9. 사례 b의 비선형 동작에 대한 상태 다이어그램

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