멘토 그래픽스 등 함께 UVM을 지원하는 시뮬레이터서 사용 가능
매스웍스가 매트랩(MATLAB) 및 시뮬링크(Simulink)의 최신 릴리스 2019b(R2019b)에 포함된 HDL 베리파이어(HDL Verifier)의 프로그래머블 반도체(FPGA) 및 주문형 반도체(ASIC) 설계를 위한 범용 검증 방법론(UVM) 지원 기능을 발표했다.
HDL 베리파이어는 FPGA 및 ASIC의 설계를 개발하는 설계 검증 담당 엔지니어가 시뮬링크를 통해 직접 UVM 컴포넌트 및 테스트 벤치를 생성하고, 시놉시스(Synopsys), 케이던스(Cadence), 멘토 그래픽스(Mentor Graphics) 등과 함께 UVM을 지원하는 시뮬레이터에서 사용할 수 있도록 지원한다.
번거로운 알고리즘 개발 작업 간소화
최근 윌슨 리서치 그룹(Wilson Research Group)에서 실시한 연구조사 결과에 따르면, 약 48%의 FPGA 설계 프로젝트, 그리고 약 71%의 ASIC 설계 프로젝트에서 엔지니어 및 설계자들은 설계 검증을 위해 UVM을 사용하고 있다.
알고리즘 개발자와 시스템 설계자들은 주로 매트랩 및 시뮬링크를 통해 새로운 알고리즘을 개발한 후, 설계 검증(DV) 엔지니어가 매트랩 및 시뮬링크 모델을 참조해 RTL 테스트 벤치를 손으로 코딩한다.
이제 DV 엔지니어는 HDL 베리파이어를 통해 시뮬링크에서 이미 개발된 시스템 레벨 모델로부터 시퀀스 및 스코어보드 등의 UVM 컴포넌트를 자동 생성함으로써, 수동으로 테스트 벤치를 작성하는 데 드는 많은 시간을 줄일 수 있다. 이러한 접근 방식은 검증 엔지니어가 무선 통신, 임베디드 비전 및 제어와 같은 분야에서 ASIC 및 FPGA 설계를 위한 테스트 벤치 개발 시간을 감소시키도록 돕는다.
알레그로 마이크로시스템즈 칼리드 치스티(Khalid Chishti) ASIC 개발 담당 매니저는 “시뮬링크 사용 결과, 프로덕션 UVM 테스트 벤치, 테스트 시퀀스 및 스코어보드를 손으로 작성하는 데 걸리던 시간을 50% 정도 감소시킬 수 있게 됐다. 이를 통해 놀라운 혁신을 가져올 애플리케이션에 보다 집중할 수 있게 됐다”라며 “우리는 자동차 분야 애플리케이션용으로 개발하는 ASIC의 프로덕션 검증을 위해 UVM을 사용하고 있으며, 매트랩과 시뮬링크를 통해 ASIC 검증용 디바이스를 위한 번거로운 알고리즘 개발 작업을 간소화시켰다”라고 전했다.
